数字电路抗干扰设计

数字电路抗干扰设计 在电子系统设计中，为了少走弯路和节省时间，应充分考虑并满足抗干扰性 的要求，避免在设计完成后再去进行抗干扰的补救措施。形成干扰的基本要素有三个： （1）干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt， di/dt大的地方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可 能成为干扰源。 （2）传播路径，指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传 播路径是通过导线的传导和空间的辐射。 （3）敏感器件，指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC， 弱信号放大器等。 抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的 抗干扰性能。（类似于传染病的预防） 1 抑制干扰源 抑制干扰源就是尽可能的减小干扰源的du/dt，di/dt。这是抗干扰设计中最优 先考虑和最重要的原则，常常会起到事半功倍的效果。 减小干扰源的du/dt主要是通过在干扰源两端并联电容来实现。减小干扰源的 di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。 抑制干扰源的常用措施如下： （1）继电器线圈增加续流二极管，消除断开线圈时产生的反电动势干扰。仅加 续流二极管会使继电器的断开时间滞后，增加稳压二极管后继电器在单位时间内可动作更多的次数。 （2）在继电器接点两端并接火花抑制电路（一般是RC串联电路，电阻一般选几K 到几十K，电容选0.01uF），减小电火花影响。 （3）给电机加滤波电路，注意电容、电感引线要尽量短。 （4）电路板上每个IC要并接一个0.01μF～0.1μF高频电容，以减小IC对电源的 影响。注意高频电容的布线，连线应靠近电源端并尽量粗短，否则，等于增大了电 容的等效串联电阻，会影响滤波效果。 （5）布线时避免90度折线，减少高频噪声发射。 （6）可控硅两端并接RC抑制电路，减小可控硅产生的噪声（这个噪声严重时可能 会把可控硅击穿的）。 按干扰的传播路径可分为传导干扰和辐射干扰两类。 所谓传导干扰是指通过导线传播到敏感器件的干扰。高频干扰噪声和 有用信号的频带不同，可以通过在导线上增加滤波器的方法切断高频干扰 噪声的传播，有时也可加隔离光耦来解决。电源噪声的危害最大， 要特别注意处理。 所谓辐射干扰是指通过空间辐射传播到敏感器件的干扰。 一般的解决方法是增加干扰源与敏感器件的距离，用地线把它们隔离和在敏感器件上加蔽罩。 2 切断干扰传播路径的常用措施如下： （1）充分考虑电源对单片机的影响。电源做得好，整个电路的抗干扰就解决了一大半。许多单片机对电源噪声很敏感, 要给单片机电源加滤波电路或稳压器，以减小电源噪声对单片机的干扰。比如，可以利用磁珠和电容组成π形滤波电路，当然条件要求不高时也可用100Ω电阻代替磁珠。 （2）如果单片机的I/O口用来控制电机等噪声器件，在I/O口与噪声源之间应加隔离（增加π形滤波电路）。 控制电机等噪声器件，在I/O口与噪声源之间应加隔离（增加π形滤波电路）。 （3）注意晶振布线。晶振与单片机引脚尽量靠近，用地线把时钟区隔离起来，晶振外壳接地并固定。此措施可解决许多疑难问题。 （4）电路板合理分区，如强、弱信号，数字、模拟信号。尽可能把干扰源 （如电机，继电器）与敏感元件（如单片机）远离。 （5）用地线把数字区与模拟区隔离，数字地与模拟地要分离，最后在一点接于电源地。A/D、D/A芯片布线也以此为原则，厂家分配A/D、D/A芯片 引脚排列时已考虑此要求。 （6）单片机和大功率器件的地线要单独接地，以减小相互干扰。 大功率器件尽可能放在电路板边缘。 （7）在单片机I/O口，电源线，电路板连接线等关键地方使用抗干扰元件 如磁珠、磁环、电源滤波器，屏蔽罩，可显著提高电路的抗干扰性能。 3 提高敏感器件的抗干扰性能 提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取，以及从不正常状态尽快恢复的方法。 提高敏感器件抗干扰性能的常用措施如下： （1）布线时尽量减少回路环的面积，以降低感应噪声。 （2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦 合噪声。 （3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置 端在不改变系统逻辑的情况下接地或接电源。 （4）对单片机使用电源监控及看门狗电路，如：IMP809，IMP706，IMP813，X25043，X25045 等，可大幅度提高整个电路的抗干扰性能。 （5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字 电路。 （6）IC器件尽量直接焊在电路板上，少用IC座。 我先说说我在这方面的经验吧！不当之处请指正，有好经验与心得也请大方贡献！ 软件方面： 1、我习惯于将不用的代码空间全清成“0”，因为这等效于NOP，可在程序跑飞时归位； 2、在跳转指令前加几个NOP，目的同1； 3、在无硬件WatchDog时可采用软件模拟WatchDog，以监测程序的运行； 4、涉及处理外部器件参数调整或设置时，为防止外部器件因受干扰而出错可定时将参数重新发送一遍，这样可使外部器件尽快恢复正确； 5、通讯中的抗干扰，可加数据校验位，可采取3取2或5取3策略； 6、在有通讯线时，如I^2C、三线制等，实际中我们发现将Data线、CLK线、INH线常态置为高，其抗干扰效果要好过置为低。 硬件方面： 1、地线、电源线的部线肯定重要了！ 2、线路的去偶； 3、数、模地的分开； 4、每个数字元件在地与电源之间都要104电容； 5、在有继电器的应用场合，尤其是大电流时，防继电器触点火花对电路的干扰，可在继电器线圈间并一104和二极管，在触点和常开端间接472电容，效果不错！ 6、为防I/O口的串扰，可将I/O口隔离，方法有二极管隔离、门电路隔离、光偶隔离、电磁离等； 7、当然多层板的抗干扰肯定好过单面板，但成本却高了几倍。 8、选择一个抗干扰能力强的器件比之任何方法都有效，我想这点应该最重要。因为器件天生的不足是很难用外部方法去弥补的，但往往抗干扰能力强的就贵些，抗干扰能力差的就便 宜，正如台湾的东东便宜但性能却大打折扣一样！主要看各位的应用场合了！ v 关于高速数字电路的电气特性，设计重点大略可分为三项 : Ø 正时 (Timing) : 由于数字电路大多依据时脉信号来做信号间的同步工作，因此时脉本身的准确度与各信号间的时间差都需配合才能正确运作，严格的控制线长，基版材质等都成为重要的工作。 Ø 信号品质(Signal Quality) : 高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理(Transmission Line) 的分布电路 (Distribute circuit) 的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。 Ø 电磁干扰(EMI) : 需防范电路板的电磁波过强而干扰到其它的电路讯号。 Outline v 传输速度的计算 v 信号品质 v 阻抗不匹配 传输速度的计算 就传输线a点至b点，我们都必须计算讯号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体(通常为铜箔)的厚度与宽度，基板厚度与其材质的电介系数(Permittivity)。尤其以基板的电介系数的影响最大，一般而言，传导速度与基板电介系数的平方根成反比。 以常见的FR-4而言，其电介系数随着频率而改变，其公式如下 : ε =4.97-0.257 log 以Pentium II 的时脉信号为例，其上升或下降缘速率典型值约在2V/ns，对2.5V的时脉信号而言，从10%到90%的信号水平约需1ns的时间，依公式 : BW=0.35/ 可知频宽为350MHZ。代入公式可知电介系数大约是4.57。 如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为5.43 inch/ns。 但对电路板这种信号线(Trace)远比接地层要细长的情况，则可以用微条(Micro strip)或条线(Strip line)的模型来估算。对于走在外层的信号线，以微条的公式 : inch/ns 可得知其传输速度约为6.98 inch/ns 对于走内层的信号线，以条线的公式 : inch/ns 可得知其传输速度约为5.50 inch/ns 除此之外，也不要忽视贯穿孔(Via)的影响。一个贯穿孔会造成24 ps左右的延迟，举例而言，时脉产生器到芯片A的时脉线长为12 inch，并打了4个贯穿孔；到B为7 inch，没有贯穿孔，则两者之间的时脉歪斜为 (12-7)/6.98+(0.024X4)=0.81 ns。 信号品质 比起模拟信号，数字信号对噪声的抵抗能力较强，只要电位水平在一定范围，就能正确判断出0与1。随着电路速度愈来愈快，信号品质愈来愈难以确保。信号的过高(Overshoot)，过低(Undershoot)可能造成目标(Target)芯片的损坏 ，振铃波(Ring back)与矮化波(Runt)一旦使电位水平落入0与1之间的灰色地带，便可能造成0与1的误判。 阻抗不匹配 v 分布电路 高速电路因操作频率的升高，波长相对变短。当波长与线路的长度接近到相近的数量级之内时，我们开始必须把信号当成电磁波的波动来看。如传输线原理，在信号上升(下降)缘的变化时间内，信号若未能传至彼端再反射回来，则需考虑电磁波的效应。以Pentium II时脉产生器的例子而言，它的上升时间约1ns，在6.98 inch。因此当线长超过3.49 inch时，不以传输线的角度来看待这条时脉信号线是不行的。 信号的输出阻抗为ZG，负载为ZL，传输线特性组特性阻抗(Intrinsic Impedance)为Z0，则ZG=Z0=ZL便是阻抗匹配。 以负载端而言，当Z0=ZL，所有传输线上的能量与信号会完完全全的送至负载端；若不然，便会有部份的能量反射回输出端。 v 阻抗的计算 在高频的情况下，电阻(R)与电导(G)的因素可被忽略，举例来说，一般的印而电路板，电感为500nH/m，电容为100pF/m，此时 Z0=√500nH/100pF=70.7 ohm。 v 电流开关噪声 现代的芯片所耗的电流都十分惊人，因此在内部的功能或信号的开关之间，常引起电源的不稳定。而这种不稳定的问题，可分做两方面来谈 : A. 因为开关的速度太快，使得在远方的电流供应器无法及时供给适当的能量。此时解决之道是在芯片旁边摆上电容来供应及时电流。 B. 因为芯片的电源或接地接脚有电感存在，因此在电流突然变化时，在接脚上将有压差在。在多条资料线从1变为0时，芯片组的接地脚上瞬间流过大量电流而造成的电位差。 此时芯片组接地已不是0伏，而造成信号上出现隆起小丘的现象，称为触地反弹(Ground bounce)。其解决方式，是减少接脚的电感，如选择BGA这种接脚极短的包装；并在接地处多用几个贯穿孔连接到地，以并联减少电感。 v 电容摆设位置 以时脉产生器的例子而言，其上升缘时间为1ns，此段时间内信号行进距离为5.43 inch。要能及时供应电源，一个大约的估算公式是L/12，亦即0.45 inch，或1.15 cm内的电容才能完全发挥作用。超过这个距离，则效用将会减弱。例如，距离成为两倍的2.3cm，电容的作用将只剩1/8。 v 隔线干扰(Cross Talk) 有些讯号，尤其是固定周期讯号的时脉讯号(clock)，带有强烈的高频成分。当它与其它的讯号线太靠近时，会将这些已达RF频率的能量传到其它的讯号上，带来EMI的困扰。尤其若是被感染的讯号线接往I/O的连接头时，这个问题就更加严重。 隔线干扰对EMI而言，通常要求信号线对中心对信号线中心的距离，维持3倍信号线宽度的距离，称为3W法则。 3W法则可保持70%电场不互相干扰，若要达到98%的电场不互相干扰，可使用10W的间距。 v 滤波电容与电感 为了去除信号上高频成分对EMI的不良影响，工程师常在信号线上加上滤波用的电容与电感。通常而言，并联旁路电容可去除I/O连接头与信号线上的差动模式(differential-mode) RF 电流；串联电感则可以去除信号线上的共通模式(common-mode) RF电流。 值得注意的是，这些滤波电容与电感除了滤去高频噪声外，也会滤去信号的高频部份，使得信号的上升时间与下降时间变慢。因此最大多数是应用在信号频率不高，但EMI问题最容易凸显的I/O信号线部份。 v 电源层与接地层的隔离(Isolation) 由于电路板上有速度高的主总线，内存等等的线路，也有速度不快的传统I/O线路，因此常常将慢速的部份，尤其是会将噪声从I/O缆线带出的I/O部份与其它部份相隔离。 常见的作法，是以至少50 mils宽的壕沟将两边的电源层与接地层相隔离，只留一小截的信道与主要的电源层和接地层连接。I/O信号线便从这信道的上方通过，以避免跨越壕沟增大电流回流圈的问题。 结论 数字电路的设计若能从布局(Layout)阶段就谨慎的规画，测试时又对重要信号详细测量，如减少电源路径的阻抗，让信号线阻抗匹配，尽量让信号线之间的间距加大，尽量让信号线走直走短(除非有正时的考量)等等。